アクティブマトリクス型CL-VFD アプリケーションノート インターフェース
インターフェースについて

インターフェースについて

 CLシリーズのインターフェースはC-MOSレベルのクロック同期シリアルデータ入力です。
 表3はインターフェース部の主な端子の機能です。
 表4は動作条件およびその特性、図14はタイミングチャートで、 これらのインターフェース部の仕様は、CLシリーズでは基本的には共通です。


表3 インターフェース端子 機能表

端子記号 名 称 機 能 備 考
CLK シフトレジスタクロック
L→H:データシフト CLK=4MHz MAX
SI シリアルデータ入力 H:ドットオン、L:ドットオフ
SO シリアルデータ出力

不使用時オープン
LAT データラッチコントロール H:スルー、L:ラッチ
EN ディスプレイイネーブル Hまたはオープン:表示オン、L:表示オフ ※1
※1:スイッチングノイズによる誤動作(データ誤取込)を防止するため、データ書き込み中(tDS~tDH間)はENをH→L、あるいはL→Hに変えないでください。
※実際にはタイプによって、仕様や名称が異なる場合があります。詳細については個別の仕様書をご確認ください。

表4 インターフェース部の動作条件および特性

記 号 名 称 条 件 最 小 標 準 最 大 単 位
IH Hレベル入力電圧
3.7 DD1
IL Lレベル入力電圧
0 1.3
CLK クロック周波数 図14 4 MHz
twCLK クロックパルス幅 図14 40 ns
DS データセットアップ時間 図14 30 ns
DH データホールド時間 図14 50 ns
tw ラッチパルス幅 図14 55 ns
CL ラッチセットアップ時間 図14 55 ns
LC ラッチホールド時間 図14 30 ns
IH Hレベル入力電流 CLK、LAT、SI、EN 0.5 μA
IL Lレベル入力電流 IN=0V 個別の仕様書を参照ください μA
OH Hレベル出力電圧 SO IOH=-40μA 4.6
OL Lレベル出力電圧 SO IOH=40μA 0.6
、t 出力信号変化時間 CL=10pF 図14 10 ns
PD CLK→SO出力遅延時間 CL=10pF 図14 50 88 125 ns

図14 インターフェース部タイミングチャート

※実際にはタイプによって、仕様や名称が異なる場合があります。詳細については個別の仕様書をご確認ください。

マイクロプロセッサ

 CLシリーズのVFDは、インターフェースに同期式シリアルデータ入力方式を採用しています。 したがって高耐圧のI/Oポートがついた一般的なVFD駆動用のCPUは通常必要ありません。 CLシリーズは、一般的なシリアルI/O付きの汎用CPUでコントロールができます。



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